MIPS: Hibernate: Flush TLB entries in swsusp_arch_resume()
authorHuacai Chen <chenhc@lemote.com>
Sat, 22 Mar 2014 09:21:44 +0000 (17:21 +0800)
committerRalf Baechle <ralf@linux-mips.org>
Mon, 31 Mar 2014 08:16:53 +0000 (10:16 +0200)
The original MIPS hibernate code flushes cache and TLB entries in
swsusp_arch_resume(). But they are removed in Commit 44eeab67416711
(MIPS: Hibernation: Remove SMP TLB and cacheflushing code.). A cross-
CPU flush is surely unnecessary because all but the local CPU have
already been disabled. But a local flush (at least the TLB flush) is
needed. When we do hibernation on Loongson-3 with an E1000E NIC, it is
very easy to produce a kernel panic (kernel page fault, or unaligned
access). The root cause is E1000E driver use vzalloc_node() to allocate
pages, the stale TLB entries of the booting kernel will be misused by
the resumed target kernel.

Signed-off-by: Huacai Chen <chenhc@lemote.com>
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Patchwork: https://patchwork.linux-mips.org/patch/6643/
Signed-off-by: Ralf Baechle <ralf@linux-mips.org>
arch/mips/power/hibernate.S

index 7e0277a1048f0e7659a4e3f1e0f824be7e68cd3a..32a7c828f073be90c228756e3e0712c8ea6c195e 100644 (file)
@@ -43,6 +43,7 @@ LEAF(swsusp_arch_resume)
        bne t1, t3, 1b
        PTR_L t0, PBE_NEXT(t0)
        bnez t0, 0b
+       jal local_flush_tlb_all /* Avoid TLB mismatch after kernel resume */
        PTR_LA t0, saved_regs
        PTR_L ra, PT_R31(t0)
        PTR_L sp, PT_R29(t0)