PCI: Add workaround for PLX PCI 9050 BAR alignment erratum
authorIan Abbott <abbotti@mev.co.uk>
Tue, 30 Oct 2012 17:25:53 +0000 (17:25 +0000)
committerBjorn Helgaas <bhelgaas@google.com>
Wed, 7 Nov 2012 22:24:19 +0000 (15:24 -0700)
commit21c5fd97380ba22c2a616b482307b2ef94429f31
treeae2f982cc12c395451ae0620706612e0d9b97789
parent438be3c6b76fa129731a320ec7f0bb3d530bcb50
PCI: Add workaround for PLX PCI 9050 BAR alignment erratum

The PLX PCI 9050 PCI Target bridge controller has a bug that prevents
its local configuration registers being read through BAR0 (memory) or
BAR1 (i/o) if the base address lies on an odd 128-byte boundary, i.e. if
bit 7 of the base address is non-zero.  This bug is described in the PCI
9050 errata list, version 1.4, May 2005.  It was fixed in the
pin-compatible PCI 9052, which can be distinguished from the PCI 9050 by
checking the revision in the PCI header, which is hard-coded for these
chips.

Workaround the problem by re-allocating the affected regions to a
256-byte boundary.  Note that BAR0 and/or BAR1 may have been disabled
(size 0) during initialization of the PCI chip when its configuration is
read from a serial EEPROM.

Currently, the fix-up has only been used for devices with the default
vendor and device ID of the PLX PCI 9050.  The PCI 9052 shares the same
default device ID as the PCI 9050 but they have different PCI revision
codes.

Signed-off-by: Ian Abbott <abbotti@mev.co.uk>
Signed-off-by: Bjorn Helgaas <bhelgaas@google.com>
drivers/pci/quirks.c